For-loop in another for-loop VHDL

Question

Выход определенного объекта зависит от его собственного местоположения в векторе и всех входах. Самый простой способ реализовать это, по-видимому, является циклом for-loop. Однако Quartus II 13.0sp1 терпит неудачу на втором для цикла:

VHDL syntax error at mcve.vhd(24) near text "IN"; expecting "(", or "'", or "." 

я бы испортил синтаксис, но я уверен, что VHDL способен зацикливание в цикле.

Какова правильная реализация цикла for for loop? Вот что я получил до сих пор.

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 
use IEEE.NUMERIC_STD.ALL; 

TYPE ANAT_SLV16 IS ARRAY (NATURAL RANGE <>) OF STD_LOGIC_VECTOR(15 DOWNTO 0); 

ENTITY mcve IS 
    GENERIC(
     PORTS : POSITIVE := 256; 
     HPORTS : POSITIVE := 128 
    ); 
PORT(
    X : IN ANAT_SLV16(PORTS - 1 DOWNTO 0); 
    Y : OUT ANAT_SLV16(HPORTS - 1 DOWNTO 0); 
    ); 
END mcve; 

ARCHITECTURE loops OF mcve IS 
    SIGNAL to_Y : ANAT_SLV16(HPORTS - 1 DOWNTO 0) := (others -> '0'); 
BEGIN 

    gen : FOR i IN 0 TO HPORTS - 1 GENERATE 
     FOR j IN 0 TO PORTS - 1 GENERATE -- error near text "IN"; expecting "(", or "'", or "." 
      to_Y((i)) <= to_Y((i)) + X(j); 
     END GENERATE; 
    END GENERATE; 

    Y <= to_Y; 

END loops; 

Answer 1

Это не петли. Это инструкции FOR..GENERATE, и каждый из них нуждается в собственном ярлыке.

gen : FOR i IN 0 TO HPORTS - 1 GENERATE 
    gen2: FOR j IN 0 TO PORTS - 1 GENERATE 
     to_Y((i)) <= to_Y((i)) + X(j); 
    END GENERATE; 
END GENERATE; 

Надеюсь, у вас есть хорошее ощущение размера аппаратного обеспечения, которое это создаст.