Считывание порта для отладки

Question

У меня есть FIFO, который имеет интерфейс, который выглядит примерно так:

entity fifo is 
    port (
    CLK    : IN std_logic := '0'; 
    DIN    : IN std_logic_vector(31 DOWNTO 0); 
    ALMOST_EMPTY  : OUT std_logic; 
    ALMOST_FULL  : OUT std_logic; 
    DOUT    : OUT std_logic_vector(31 DOWNTO 0); 
    ... 
    WR_ACK   : OUT std_logic 
); 
end fifo; 

Этот интерфейс дается, и я не могу изменить это. Теперь дело в том, что касается отладки, я хочу посмотреть, что написано и прочитано в/из FIFO. Другими словами, в идеале я хотел бы назначить два отладки значения in и out FIFO, т.е.

DBG_FIFO_IN <= DIN; 
    DBG_FIFO_OUT <= DOUT; 

По очевидным причинам, второе назначение дает мне следующее сообщение об ошибке:

[ВЫПЛН] ОШИБКА: HDLParsers: 1401 - Объект DOUT в режиме OUT не может быть прочитан.

Так что мне интересно, есть ли способ, каким образом я могу оценить значение DOUT для моего символа отладки. Интерфейс дан, поэтому я не могу сделать DOUT inout-сигналом.

Большое спасибо за полезные комментарии!

Answer 1

Вы должны назначить выход ФИФО на локальный сигнал вы можете читать, то назначить, что сигнал на выходе (или назначить их обоих параллельно):

DBG_FIFO_OUT <= (your logic here); 
DOUT   <= DBG_FIFO_OUT; 

или

DBG_FIFO_OUT <= (your logic here); 
DOUT   <= (your logic here); 

Answer 2

Используйте BUFFER вместо выхода. Затем вы можете читать без промежуточного сигнала, используемого в решении Чарльза.

Answer 3

У вас уже есть хорошие ответы на старые инструменты, но если вы используете какой-то инструмент, который поддерживает VHDL-2008, вам разрешено напрямую читать выходные порты. Возможно, вам нужно включить это с помощью параметра командной строки.

Если ваши инструменты не поддерживают его, то покажитесь у поставщика, пока они этого не сделают!