verilog и выходы модуля z's

Question

Я пытаюсь объединить параметр и модуль и два числа и вернуть результат. Однако, похоже, у меня проблемы. Мой код выглядит следующим образом:

module main; 
    reg signed [3:0] x; 
    reg signed [3:0] y; 
    wire [3:0] out1; 
    ander #(.L1(4)) andd(.in1(x), .in2(y), .out(out1)); 

    initial begin 
     x = 4'b0111; 
     y = 4'b1110; 
     $display("%b", out1); 
     $finish; 
    end 
endmodule 

module ander  #(parameter L1 = 8) 

        (input [L1-1:0] in1, 
         input [L1-1:0] in2, 
         output wire [L1-1:0] out); 

     assign out = in2&in1; 
endmodule 

Когда я пытаюсь запустить это, выход «zzzz». Я делаю что-то неправильно?

, когда я изменить его на

$display("%b", x&y); 

, кажется, чтобы показать просто отлично.

любые рекомендации? веселит

Answer 1

Если вы хотите детерминированный вывод, добавить некоторую задержку, прежде чем ваш $display:

initial begin 
     x = 4'b0111; 
     y = 4'b1110; 
     #1; 
     $display("%b", out1); 
     $finish; 
    end 

Печатается 0110.

Answer 2

Добавить небольшую задержку перед $display

initial begin 
    x = 4'b0111; 
    y = 4'b1110; 
    #1; // <-- Add a little delay 
    $display("%b", out1); 
    $finish; 
end 

Verilog делает одну операцию в это время. Когда внутри процедурного блока он будет выполнять каждую операцию в блоке до тех пор, пока он не ударит по блокирующему утверждению или не завершится. В вашем случае заявление assign не успело отреагировать на изменения в x и y перед начальным блоком с именем $display и $finish.