У меня есть странная проблема, некоторые провода не связаны в моем дизайне.Провода не подключены в RTL
Я пытаюсь создать простой файл регистра (я использую Xilinx ISE). Этот файл регистра содержит 32 регистра, каждый из которых имеет размер 32 бит. Регистровый файл имеет два MUX для выбора чтения (2 чтения в параллель) и декодер для выбора записи. Когда я пытаюсь подключить сигналы от каждого регистра к 2 MUX, сигналы появляются в RTL, подключенном только к одному из MUX. Например, пусть сигнал reg2out является выходом reg2. Я подключаю reg2out к контакту I1 из mux1 и подключаюсь снова reg2out к контакту I1 из mux2. Затем RTL показывает, что второй мультиплексор подключен правильно, но первый мультиплексор появляется без входов, без селекторов и без подключения к нему. Следующее изображение показывает RTL. 
Примечание: ISE генерирует следующее предупреждение при синтезе
"ВНИМАНИЕ: Xst: 1348 - Блок Мультиплексор слито (выходной интерфейс имеет tristates)"
, которые я надеваю» Т понять.
Основной источник модуля «RegisterFile.vhd» можно найти here. Я попробовал дюжину модификаций для исправления, включая добавление новых сигналов, сохранение выходных данных регистров в D-FF и сохранение вывода регистров в переменных процесса; и проблема все еще существует. Проект содержит два других файла: «dec.vhd» и «mux.vhd». Я считаю, что дизайн этих модулей правильный.
Как исправить проблему? Это скорее ошибка в ISE?
Кажется, что ISE объединяет ваши MUX ... вы также можете сделать dec.vhd, mux.vhd и «мой» -пакет, доступный для воспроизведения проблемы? read_sel1/read_sel2 генерируются индивидуально или в любом случае в зависимости друг от друга? – baldyHDL
@baldyHDL Найдите остальные файлы здесь http://ideone.com/89wHMA – 2013-03-29 03:45:43
, используя ISE13.4 с синтезируемыми свойствами по умолчанию, я получаю оба MUX. это значит, я не могу воспроизвести проблему! снова являются read_sel1 и read_sel2 внешние сигналы (входы FPGA) или они генерируются внутри вашего кода и как-то связаны друг с другом? – baldyHDL