Я довольно новичок в VHDL, и у меня есть глупый вопрос.Упрощение упрощения сигнала VHDL
В моем коде есть большой аргумент case и сигнал, который является значением (например, «1») всего в 1 случае и «0» во всех остальных случаях. Я хотел бы избежать писать й my_signal < = «0» во всех случаях, кроме того, где она влияет на 1 (для читабельности кода/плотность/дублирование)
Для удобства чтения, я хотел бы, чтобы это аффект сигнала в этом процессе.
То, что я хотел бы сделать что-то вроде
my_signal <='0';
case
case0
....
case1
....
case2
my_signal <='1';
....
case3
....
case4
....
, чтобы избежать
case
case0
my_signal <='0';
....
case1
my_signal <='0';
....
case2
my_signal <='1';
....
case3
my_signal <='0';
....
case4
my_signal <='0';
....
Но это выглядит как multidriven сигнал для меня. Каким образом можно достичь этого?
Большое спасибо!
Пока оба оператора присваивания находятся в одном процессе, есть только один драйвер. Ваш первый пример в порядке. –
Спасибо Брайан! Тогда, я думаю, я могу использовать этот «по умолчанию», чтобы сделать мой код светлее. – user1654361