-4
пожалуйста, кто-нибудь может помочь мне преобразовать следующий Verilog в vhdl. Спасибо.конвертировать эти модули из verilog в VHDL
module adder(a,b,out); //adder
input [31:0] a,b; //inputs
output [31:0] out; //outputs
reg [31:0] out;
always @(a or b) begin
out = a+b;
end
endmodule
@Paebbels фиксированы. thnx для ваших замечаний. Когда «стек» стал проектом copypaste? люди могут захотеть читать и думать сами)))) – Vanechka
@Paebbels в любом случае это не повод для того, чтобы опробовать новичков, которые пытаются ответить) – Vanechka
Извините, я ошибся и смутил вас своим OR. Код verilog является сумматором ... Как приложение, я исправил код. – Paebbels