Когда кто-то спрашивает вас, если вы когда-либо делали какой-либо синтез verilog, что это значит? Означает ли это, что вы выписываете код, моделируете, загружаете код в реальное оборудование или что? Я читал его в Интернете, но они просто сказали, что это процесс покрытия высокого уровня до уровня ворот, что на самом деле не говорит мне о многом.Что означает термин «Verilog Synthesis»?
Wikipedia хорошо отвечает на этот вопрос в его записи "Logic synthesis".
Синопсис является то, что синтез трансформирует высокий уровень Verilog/VHDL конструкцию, которые не имеют реальное физическое оборудование, которые могут быть подключены, чтобы сделать вашу логику, в логические построения низкого уровня, которые могут буквально смоделированные в виде транзисторной логики или look-up tables или других аппаратных компонентов FPGA или ASIC.
Verilog - это как язык сценариев, так и HDL (язык описания аппаратных средств). Компонент сценариев часто используется для написания тестовых стендов для проверки HDL или (в ограниченных случаях) в качестве языка метапрограммирования для генерации HDL из входных параметров. Одна вещь, которая путает новичков, заключается в том, что почти каждый учебник Verilog начинает рассказывать вам о скриптовых частях языка. Он может действовать как простой, императивный, последовательный язык программирования. Вы можете делать циклы и печатать результаты. Почти все это не имеет значения, если вы ограничены подмножеством , синтезируемым подмножеством Verilog, который может использоваться как HDL. Если кто-то спросит вас, если вы сделали синтез Verilog, они, вероятно, пытаются отличить, были ли вы сделаны какие-либо конструкции Verilog вплоть до реального оборудования. Сделав это, вы продемонстрируете, что понимаете, как использовать Verilog как HDL. Если вы только сделали симуляцию, вы можете полагаться на языковые функции, которые не синтезируются и, следовательно, не используются в реальном аппаратном обеспечении.
Этот вопрос, вероятно, будет лучше закрыт на http://s.tk/ee. –