Параметры SystemVerilog для функции или функции

Question

Для расчета сигнала разрешения я написал следующий рабочий код.

logic   l_en [0:N-1]; 
logic [0:N-1] l_output_grant [0:M-1]; 

always_comb begin 
    for (int i=0; i<N; i++) begin 
    l_en[i] = |{l_output_grant[0][i], 
        l_output_grant[1][i], 
        l_output_grant[2][i], 
        l_output_grant[3][i], 
        l_output_grant[4][i]}; 
    end 
end 

Теперь я пытаюсь изменить код на параметр [0] - [4]. Я пробовал следующий код

logic   l_en [0:N-1]; 
logic [0:N-1] l_output_grant [0:M-1]; 

always_comb begin 
    for(int i=0; i<N; i++) begin 
    for(int j=0; j<M; j++) begin 
     l_en[i] = |l_output_grant[j][i]; 
    end 
    end 
end 

Какой из них не работает. Я предполагаю, что это происходит из-за того, что он пересчитывает каждую итерацию j и, таким образом, очищает разрешение, назначенное [j] [i], если [j + 1] [i] является низким.

Какие еще способы я могу сделать это, пожалуйста?

Answer 1

l_en[i] = |l_output_grant[j][i] переопределяет назначение предварительного просмотра. Кроме того, |l_output_grant[j][i] бит-бит или оператор к биту сигнала, который ничего не делает.

Для желаемой функциональности используйте операционный бит |=; l_en |= l_output_grant[j]. В качестве альтернативы используйте традиционный метод Verilog l_en = l_en | l_output_grant[j]. Не забудьте очистить старые значения, назначив l_en всем нулям перед циклами for. Неспособность очистить значения приведет к появлению защелок и предотвращению любого перехода с высокой до низкой. Поскольку ширина соответствует петле for(i=...), не требуется.

always_comb begin 
    l_en = '0; // all bits to zero 
    for(int j=0; j<M; j++) begin 
    l_en |= l_output_grant[j]; 
    // equivalent to: l_en[0:N-1] = l_en[0:N-1] | l_output_grant[j][0:N-1]; 
    end 
end 

Примечание: Используйте стиль Verilog, если синтезаторов не поддерживает |= оператора. Симулятор будет поддерживать оператора, если поддерживается SystemVerilog.