Ошибка синтаксиса '='

Question

У меня есть следующий код Verilog HDL. Это, в основном, двухбитовый сумматор, который добавляет a и b, и имеет блок PG, блок генерирования несущей (cg_unit) и единица суммирования (s_unit). ci - это перенос для двухбитового сумматора. sel - это то, что активирует троян, то есть отрицает значение s[1]. coutminus1 и cout - это просто выполнение и перенос, предшествующий выполнению, соответственно.

module trojan 
(
    input [1:0] a, b, 
    input ci, sel, 
    output [1:0] s, 
    output cout, coutminus1 
); 

    wire [1:0] c, p, g; 
    cla_pg_unit_2bits  pgu1(a, b, p, g); 
    cla_cg_unit_2bits  cgu1(p, g, ci, c); 
    cla_s_unit_2bits  su1(p, {c[0], ci}, s); 
    coutminus1 = c[0]; 
    cout = c[1]; 

    always@(sel) 
    begin 
    if (sel == 1) 
     assign s[1] = ~s[1]; 
    else 
     assign s[1] = s[1]; 
    end 
endmodule 

По некоторым причинам я получаю следующий синтаксис ошибки:

Following Verilog source has the following syntax error: token is '=' 
coutminus1 = c[0]; 
     ^

Answer 1

В этой линии:

coutminus1 = c[0]; 
cout = c[1]; 

ключевое слово assign отсутствует. Есть и другие проблемы с вашим кодом. Я бы предложил изменить его на что-то вроде этого:

module trojan 
(
    input [1:0] a, b, 
    input ci, sel, 
    output [1:0] s, 
    output cout, coutminus1 
); 

wire [1:0] c, p, g, tmp; 

cla_pg_unit_2bits  pgu1(a, b, p, g); 
cla_cg_unit_2bits  cgu1(p, g, ci, c); 
cla_s_unit_2bits  su1(p, {c[0], ci}, tmp); 

assign coutminus1 = c[0]; 
assign cout = c[1]; 
assign s = {(sel) ? ~tmp[1] : tmp[1], tmp[0]}; 

endmodule