BCD и 7сегментный декодер показывают странный результат

Question

Я пытаюсь создать соединение с BCD с 7-сегментным декодером.
Когда я нажимаю кнопку UP_ * или DOWN_ *, он должен подсчитывать или подсчитывать. Но моя симуляция отображает 0000001, даже когда я нажимаю кнопку UP или DOWN.

BCD код модуля:

module BCDcountmod(
    input Clock, Clear, up, down, 
    output reg [3:0] BCD1, 
    output reg [3:0] BCD0); 
//reg [3:0] BCD1_1, BCD0_0; 

    always @(posedge Clock or negedge Clear) begin 
    //---- IS IT CLEAR? -------------- 
    if (~Clear) begin 
     BCD1 <= 'b0; 
     BCD0 <= 'b0; 
    end 
    //---- IS IT UP? -------------- 
    else if (up == 1'b1) begin 
     if (BCD0 == 4'b1001) begin 
     BCD0 <= 0; 
     if (BCD1 == 4'b1001) 
      BCD1 <= 0; 
     else 
      BCD1 <= BCD1 + 1; 
     end 
    end 
    //---- IS IT DOWN? -------------- 
    else if (down==1'b1) begin 
     if (BCD0 == 4'b0000) begin 
     BCD0 <= 4'b1001; 
     if (BCD1 == 4'b0000) 
      BCD1 <= 4'b1001; 
     else 
      BCD1 <= BCD1 - 1; 
     end 
     else 
     BCD0 <= BCD0 - 1; 
    end 
    end 

endmodule 

7-сегментный модуль:

module segment7dec (output reg [6:0] display, input [3:0] bcd); 
always @* begin 
    case(bcd) 
    4'b0000: display = 7'b1111110; 
    4'b0001: display = 7'b0110000; 
    4'b0010: display = 7'b1101101; 
    4'b0011: display = 7'b1111001; 
    4'b0100: display = 7'b0110011; 
    4'b0101: display = 7'b1011011; 
    4'b0110: display = 7'b1011111; 
    4'b0111: display = 7'b1110000; 
    4'b1000: display = 7'b1111111; 
    4'b1001: display = 7'b1111011; 
    default: display = 7'b0000000; 
    endcase 
    display = ~display; 
end 
endmodule 

Мой испытательный стенд:

module scoreboard_testbench; 

    // Inputs 
    reg UP_A; 
    reg DOWN_A; 
    reg UP_B; 
    reg DOWN_B; 
    reg Reset; 
    reg CLK; 

    // Outputs 
    wire [6:0] disp1A; 
    wire [6:0] disp0A; 
    wire [6:0] disp1B; 
    wire [6:0] disp0B; 

    // Instantiate the Unit Under Test (UUT) 
    socreboard_top uut (
     .UP_A(UP_A), 
     .DOWN_A(DOWN_A), 
     .UP_B(UP_B), 
     .DOWN_B(DOWN_B), 
     .Reset(Reset), 
     .CLK(CLK), 
     .disp1A(disp1A), 
     .disp0A(disp0A), 
     .disp1B(disp1B), 
     .disp0B(disp0B) 
    ); 

    initial begin 
     // Initialize Inputs 
     UP_A = 0; 
     DOWN_A = 0; 
     UP_B = 0; 
     DOWN_B = 0; 
     Reset = 1; 
     CLK = 0; 

     // Wait 100 ns for global reset to finish 
     #100; 
     Reset = 0; 
     UP_A = 1'b1; 
     #500 
     UP_A='b0; 
     #500 
     UP_A=1'b1; 
     #500 
     DOWN_A=1'b1; 

     #4000 $finish; 
     // Add stimulus here 


    end 
    always #5 CLK=!CLK; 
endmodule 

Sim авляет картина:
Simulation Picture Result-Click Here

Любые предложения?

Answer 1

Стимул, который вы используете, несовместим с тем, как вы разработали свой модуль для работы. Проблема в вашем тестовом банке. Поскольку это домашнее задание, я позволю вам взять его оттуда.

EDIT: Я собираюсь предположить, что срок выполнения домашних заданий прошел. Для будущих читателей обратите внимание, что модуль Verilog использует сигнал с низким уровнем Clear, который сбрасывает все, когда он находится по логике 0. Тест-система неправильно принимает активный сигнал Reset, поэтому Reset (и, следовательно, Clear) удерживаются на низком уровне почти для всего тестового стенда. Модуль Verilog не может сделать ничего полезного ... он постоянно очищается.

Answer 2

Общая процедура отладки начального уровня

1. Всегда запускать код моделирования перед загрузкой его на FPGA.
2. Определитель, у которого есть ошибка (-а):
   1. Убедитесь, что стимул для модуля соответствует вашим намерениям.
   2. Убедитесь, что выход для модуля имеет смысл для его ввода.
3. Шаг через линию за линией:
   1. Убедитесь, что каждая ветвь является достижимым и выполнения, как предполагалось.
   2. Сбросьте все в области отладки в форму волны.
   3. Добавить отладочные сообщения, используя $display.
   4. Добавить небольшие задержки, такие как #0.1 в дизайн. Это может потребовать изменения временной шкалы временного масштаба.
4. После потенциал ошибка найдена:
   1. Правильно это и добавить примечание на той же линии, с возможностью поиска ключевых слов (например: //FIXED). Запустите симуляцию для проверки исправления.
   2. Если ошибка решена. Комментировать (не удалять) отладочные сообщения и вводить задержки. Запустите симуляцию снова.
5. Повторите шаг 4 до тех пор, пока все ошибки не будут устранены.
6. Теперь можно безопасно удалить прокомментированные сообщения и задержки.
7. СНОВА МОДЕЛИРОВАНИЯ СНОВА!

Подсказка:

Существует один дизайн ошибки и один потенциальный вопрос испытательного стенда.