Что касается постоянной в Verilog

я шел через кусок Verilog код и наткнулся на следующийЧто касается постоянной в Verilog

abet_val<=strt?{{12 -1{1'b0}}, write_rly}:{{12 -1{1'b0}}, 1'b1};

, что делает материал внутри фигурных скобок «{}» означает? Пожалуйста, помогите мне.

Возможный дубликат: HTTP: // stackoverflow.com/questions/2102746/what-do-curly-braces-mean-in-verilog –

... и обратите внимание, что '12 -1 'оценивается как выражение в обоих местах, поэтому это «11». – EML

это мультипликатор между {11'b0}, write_rly и 12'b1. когда ПУСК это один вы выбираете первый вариант, и когда он ноль вы получаете второй выход

{} это оператор конкатенации означает, что вы объединить их, чтобы сделать один номер

2013-09-11 16:36:34

ответ