Constraint массив целых чисел в пределах определенного диапазона

Question

Все,

Я пытаюсь придумать SystemVerilog ограничения, которые будут для, например, byte my_array [0:8] перебрать все элементы в массиве, чтобы ограничить их значения в пределах диапазона от 1 до 9. Что-то вроде:

restrict: assume property (
    foreach(my_array[i]) my_array[i] inside {[1:9]} 
); 

выше не принимается анализатором. Пожалуйста помоги! Я могу создать 9 ограничений внутри цикла, но хотел бы иметь что-то более элегантное. Итак, ниже приведено обходное решение.

genvar i; 
for (i=0; i<=8; i++) begin : legal_nums 
    restrict: assume property (
    my_array[i] inside {[1:9]} 
); 
end : c 

Спасибо!

Answer 1

Поскольку вы пишете свойства, вам нужно использовать инструкцию generate. Я сделал это некоторое время назад и после долгих исследований, это было единственно возможным способом.