Умножение чисел с плавающей запятой в verilog

Question

Я хочу получить 16-битные данные для умножения с плавающей запятой, но resutls был неправильным, а не тем, что я требовал. Кстати, реальный должен быть в 64-битном?

module calc(input [15:0]a, b, 
      output [15:0]o); 

assign o = a * b; 

endmodule 

вот испытательный стенд:

module calc_tb(); 

real a,b,o; 

calc U1 (.a(a),.b(b),.o(o)); 
initial begin 
a <= 2.2; 
b <= 2.5; 
#2; 
a <= -4.8; 
b <= 2.9; 
#2; 
end 
endmodule 

Answer 1

При запуске этого вы должны получать предупреждения по линии:

Port size (16 or 16) does not match connection size (64) 
    for port 'a'. The port definition is at: calc.sv(2). 

Для a, b и o, как вы определил их как 16 бит, а реалы - 64 бита.

Простое изменение порта на 64 бит заставит Verilog считать вашу передачу 64-битным целым числом. Вам необходимо сделать порты типа real:

module calc(
    input real a, 
    input real b, 
    output real o 
); 

assign o = a * b; 

endmodule 

Обратите внимание, что это невозможно. Синтезируемый Verilog не может обрабатывать плавающие точки из коробки. Вам необходимо реализовать или импортировать ядро ​​с плавающей запятой.