Проблема с синхронизацией в FPGA с MATLAB HDL Coder

Question

Итак, я использую simulink для генерации серии фильтров upsampling. У меня есть мой вход в виде синусоидальной волны с входным сигналом 44,1 кГц и выходной синусоидальной волной 11,2 МГц. Для этого я использую набор из 4 FIR Interpolation Filter от Simulink. Первый из них с шагом 32, а остальное - с увеличением 2.

Проблема связана с Fmax (наивысшим значением, на котором схема может быть синхронизирована). Я получаю Fmax, который действительно низкий. Как ниже 50 МГц. Я сделал некоторые оптимизации и получил его здесь. Я хочу больше поднять его. Если какой-либо один может помочь мне, что я могу прикрепить Simulink файл у меня есть

Я использую MATLAB HDL Coder и Altera Quatras 2 для моих целей синтеза

Answer 1

Прежде всего, я не понимаю, почему вы повышающую дискретизацию на 32 а затем 4 раза на 2. Вы должны проанализировать самый медленный путь.

Если добавление является узким местом, это было бы в 32-кратной повышающей выборке и 8,8,8 было бы лучше. Однако все зависит от реализации, о которой я не могу догадаться.

Я бы посоветовал посмотреть фильтры FIR. Уменьшение количества ступеней FIR позволит увеличить вашу скорость за счет увеличения SNR, что может быть или не быть допустимым. Вы можете взять с очень коротким импульсным откликом.

Вы также можете уменьшить число бит, используемых для представления образцов. Это снова уменьшит SNR, но потребляет меньше логики и, скорее всего, будет быстрее.

Вы также рассматриваете или не используете жесткие блоки умножителя, если они доступны в технологии, которую вы нацеливаете.

В противном случае взгляните на параллельные реализации фильтра FIR. Хотя я готов поспорить, вам придется реализовать это самостоятельно.

И, конечно, как вы указали сами, требуются реалистичные ограничения.

Удачи. Пожалуйста, подумайте, нравится ли мне мой пост.

Answer 2

Благодарим за ответ. Да, мне нужны 4 этапа повышения частоты дискретизации из-за моих требований к проекту. Моя частота дискретизации ввода варьируется, и мой вывод всегда должен быть 11,2 МГц, поэтому поэтому мне нужны эти 4 разных этапа, чтобы генерировать выходные данные для 4 разных этапов.

Я оптимизировал фильтры FIR, используя регистры трубопроводов, уменьшив количество множителей 32 upsample с использованием частично последовательной архитектуры.

Я предполагаю, что проблема заключалась в том, что я не использовал файл SDC в качестве необходимости для анализа timinig с помощью altera, теперь, когда я настраиваю простой SDC-файл, я получаю положительное слабительное значение и отрегулированный Fmax 24,5 МГц, чтобы быть 11,2 МГц, я думаю, это достаточно хорошо.

Если у вас есть какие-то предложения по этому вопросу, пожалуйста, дайте мне знать, я не совсем понимаю, факт ОСШ