Использовать общий параметр, как длина массива порт

Question

То, что я хочу сделать:

entity FIRfilter is 
    generic (
     NTAPS : integer); 
    port (
     -- ... 
     h : in array(0 to NTAPS-1) of std_logic_vector(15 downto 0)); 
end FIRfitler; 

Но синтаксис на линии с h не является правильным.

Этот вопрос похож: How to specify an integer array as generic in VHDL? Но это не дает мне общее количество кранов при создании экземпляров. Возможно ли это?

Answer 1

Если объявить неограниченный тип массива в пакете, то можно ограничить массив, основанный на родовом, как показано в коде ниже:

library ieee; use ieee.std_logic_1164.all; 

package FIRfilter_pkg is 
    type x_t is array(natural range <>) of std_logic_vector(15 downto 0); 
end package; 


library ieee; use ieee.std_logic_1164.all; 
library work; use work.FIRfilter_pkg.all; 

entity FIRfilter is 
    generic (
     NTAPS : integer); 
    port (
    x : in x_t(0 to NTAPS-1); 
    z : out std_logic_vector(15 downto 0)); -- For simple example below 
end FIRfilter; 


library ieee; use ieee.numeric_std.all; 

architecture syn of FIRfilter is 
begin 
    z <= std_logic_vector(unsigned(x(0)) + unsigned(x(1))); -- Usage example 
end architecture;