При написании тестового стенда Verilog для проверки модуля есть ли способ доступа к определенной переменной, локальной для этого модуля, из тестового стенда?Доступ к локальным переменным модуля из тестовых стендов в Verilog
Используйте иерархическую ссылку для доступа к перекрестной иерархической переменной.
Для доступа к переменной в под-иерархии текущего модуля вы можете использовать относительный путь, как в примере ниже, «dut.localvar».
Для доступа к переменной модуля, который не является частью текущей иерархии модулей, используйте абсолютный путь сверху, например, «testbench.dut.localvar».
module testbench();
reg clk;
wire out;
DUT dut(clk, out);
[email protected](posedge clk)
begin
$display("%b", dut.local_var);
end
endmodule
module DUT(input wire clk,output reg out);
reg local_var = 1'b0;
[email protected](posedge clk)
begin
local_var = ~local_var;
end
endmodule
Согласен с user2784234. Правильный способ доступа к сигналам от testbech - «.». – DOS
возможно дубликат [Доступ входов и выходов в суб-модулей от тестбенча] (http://stackoverflow.com/questions/19545048/accessing-inputs-and-outputs-in-sub-modules-from- testbench) – toolic