Как условно включить файл в Makefile?

Question

Рассмотрим следующий Makefile:

# <include global configuration Makefile> 

INCL = -I../include \ 
     -I<whatever> 

CPPFLAGS=$(DEFS) $(INCL) 
CXXFLAGS = -O0 -g -Wall -fmessage-length=0 

SRCS = $(wildcard *.cpp) 

OBJS = $(SRCS:.cpp=.o) 

all: $(OBJS) 

%.o: %.cpp 
    $(CXX) $(CPPFLAGS) $(CXXFLAGS) -c -o $@ $< 


depend: .depend 

.depend: $(SRCS) 
    $(CPP) $(CPPFLAGS) -M $^ > $@ 

clean: 
    rm -f $(OBJS) 
    rm .depend 


-include .depend 

Этот Makefile создает цепочку в #include зависимостей, используя команду g++ -M, и включает его. Это может быть довольно долгий процесс. Проблема в том, что этот файл генерируется, даже если вызывается make clean, когда этот файл будет удален в любом случае. Является ли этот способ условным образом включать этот файл и не создавать его, если выполняется чистая цель?

Answer 1

Что-то вроде этого:

ifneq ($(MAKECMDGOALS),clean) 
-include .depend 
endif 

Смотрите make manual page on Goals для получения дополнительной информации

Edit: -include не может быть вкладка с отступом, в противном случае она игнорируется.

Answer 2

Вы можете делать такие зависимости для бесплатно (то есть при отсутствии времени исполнения) во время компиляции. Когда вы запускаете clean, зависимости, естественно, не переделываются. См. Раздел Объединение генерации компиляции и зависимостей в статье Пола Смита Advanced Auto-Dependency Generation.