условно вызывать модуль с использованием case case

Question

Я хочу реализовать сумматор модулей, когда sel=0, и вычитатель модуля при sel=1. Я узнал, что генерация может использоваться для условного вызова модуля внутри другого модуля.

3.   module checker(o,a,b,sel); 
4.   output reg o; 
5.   input a,b,sel; 
6.   always@(*) 
7.   begin 
8.   generate 
9.   case (sel)        
10.  1'b0 : adder a1(.sum(o),.a(a),.b(b)); 
11.  1'b1 : subtractor s1(.diff(o),.a(a),b(b)); 
12.  endcase 
13.  endgenerate 
14.  end 
15.  endmodule 

     //errors shown are: 

    D:/FILES/verilog files/Neha/checker.v" Line 8: Syntax error near "generate". 
    D:/FILES/verilog files/Neha/checker.v" Line 11: Port connections cannot be mixed ordered and named. 
    D:/FILES/verilog files/Neha/checker.v" Line 13: Syntax error near "endgenerate". 
    D:/FILES/verilog files/Neha/checker.v" Line 10: Instantiation is not allowed in sequential area except checker instantiation. 
    D:/FILES/verilog files/Neha/checker.v" Line 11: Instantiation is not allowed in sequential area except checker instantiation 

Заранее благодарен!

Answer 1

Мы разрабатываем оборудование здесь, а не записываем программное обеспечение. A Verilog module - это кусок оборудования. Вы не можете «вызывать» Verilog module больше, чем вы можете «называть» чип на печатной плате.

Ваши модули adder и subtractor являются кусками оборудования. Вы не можете «называть» их. Что вам нужно, некоторые аппаратные - возможно, мультиплексор - выбрать два выхода и управлять o вывод:

module checker(o,a,b,sel); 
    output /* is this really 1 bit wide? */ o; 
    input /* are these really 1 bit wide? */ a,b; 
    input sel; 

    wire /* are these really 1 bit wide? */ sum, diff;; 

    adder  a1(.sum(sum), .a(a), .b(b)); 
    subtractor s1(.diff(diff), .a(a), .b(b)); 

    assign o = sel ? diff : sum; 

endmodule 

Кстати - наверняка ваши входы и выходы более чем 1 бит в ширину?

Answer 2

Вы не можете сделать это. Начиная с generate блок выдается перед симуляцией, case в generate нуждается в параметре или макросе.

Вы можете дать sel в качестве входных данных для обоих модулей и выполнить операции соответственно.

Вот как ваш модуль может выглядеть следующим образом:

module add_sub(input a,b,sel,output wire [1:0] s); 

assign s = (sel) ? (a + b) : (a - b); 

endmodule 

В зависимости от sel, операция должна быть выполнена.

Верхний модуль просто создает модуль add_sub.

module checker(o,a,b,sel); 

add_sub a1(.a(a), .b(b), .sel(sel), .s(o)); 

endmodule 

Answer 3

Вы не можете создавать аппаратные средства на ходу при включении. Следовательно, логика должна быть там.

Если вы хотите сэкономить на воротах, вы можете использовать одиночный сумматор вместо одного сумматора и одного вычитателя. Передайте значение значения b или -b (2 комплимента) для него на основе выбора. Таким образом, вы можете сэкономить на логике вычитания. Пожалуйста, используйте ниже пример и правильно код.

assign b_final = sel ? b : -b; 
assign s = a+ b_final;