Verilog имя файла, использующего переменную цикла

Question

Мой вопрос похож на следующий вопрос. Creating a new file, filename contains loop variable, python

В зависимости значение NUM_PU, я хочу, чтобы определить свои выходные имена файлов, как serial_pu0.out serial_pu1.out .. и т.д.

Следующий код не работает, так как имитатор обрабатывает символы внутри "" как строки. Любые предложения?

integer file [0:NUM_PU-1]; 
generate 
    for(i=0;i<NUM_PU;i=i+1) begin : serial_data_gen 
     initial begin 
      **file[i] = $fopen ("serial_pu[i].out", "w");** 
     end 
     always@(posedge i_Clk) begin 
      if(serial_wr[i]) begin 
       $fwrite (file[i], "%c", serial_data_2d[i]); 
       $write("%c",serial_data_2d[i]); 
      end 
     end 
    end 
endgenerate 

Answer 1

Вы можете сгенерировать имя файла динамически, используя $sformatf.

initial begin 
    file[i] = $fopen($sformatf("serial_pu%0d.out", i), "w"); 
end 

Это создаст имена файлов:

• serial_pu0.out
• serial_pu1.out
• ...