Почему стандартная библиотека IEEE vhdl не STL?

Question

Справочное руководство по языку IEEE vhdl определяет только ограниченный набор стандартных пакетов. И он не определяет функциональные возможности стандартных типов, таких как STD_LOGIC. Так что нет стандартных компонентов AND2, INV/оператора.

Кажется, что MAX + Plus II от Altera не поддерживает компонент AND2, INV (если есть, не стесняйтесь исправить меня), но Xilinx Foundation делает это.

Почему стандартная библиотека IEEE vhdl не может стать чем-то вроде STL в мире C++?

спасибо.

Answer 1

Invert, И, ИЛИ, ... для std_logic типов являются поддерживаются IEEE библиотеки:

a <= b and c 
d <= not e 
f <= g or h 

Ваш инструмент синтеза будет автоматически переводить эти выражения в лучшей реализации для вашей целевой технологии (Xilinx FPGA , Altera FPGA, ASIC, ...). Нет необходимости явно создавать компоненты, специфичные для технологии. Создание компонентов, специфичных для технологии, может даже затруднить оптимизацию.

Вы всегда должны попытаться написать свой код VHDL technology independent. Это позволяет использовать код.

Answer 2

«Компоненты», которые вы запрашиваете, являются операторами в VHDL.

Вы также можете напрямую создавать объекты, такие как компоненты AND2 и INV, но вам нужно будет создавать эти библиотеки (или использовать предоставленные вами библиотеки).

Answer 3

Поскольку программное обеспечение для проектирования fpga связано с целевым чипом, и есть только два предприятия, способные разрабатывать такое программное обеспечение. Max + PlusII от Altera может поддерживать только чипы от Altera, так же как и Xilinx. Этот поставщик контролирует весь прогресс fpga, от программного обеспечения до оборудования. Затем они имеют тенденцию разрабатывать специфическую функцию, ориентированную на собственную платформу. Так что стандартная библиотека IEEE не может быть чем-то вроде STL в мире C++.

AND2 является primitive от Altera Max + PlusII, но это не primitive из Xilinx Webpack.Actually мы могли Desing наш собственный компонент AND2 (который Xilinx выбирать, чтобы обеспечить его в пакете UniSim, но мы решили не загружать Тхи пакет) ,

INV не primitive Altera Max + PlusII, ни Xilinx WebPack.