синтезируемый 64-разрядный полный сумматор в verilog

Question

Я хочу создать синтезируемый 64-разрядный полный сумматор, поэтому мне нужно создать экземпляр модуля 64 раза, что делает код громоздким. Может ли кто-нибудь предложить альтернативный способ свести к минимуму код?

Answer 1

Если ваш не пытаясь понять структуру дизайна уровней ворот, используя синтезируемого RTL гораздо проще:

localparam WIDTH = 64; 
reg [WIDTH-1:0] a; 
reg [WIDTH-1:0] b; 
reg [WIDTH-1:0] sum; 
always @* begin 
    sum = a + b; 
end 


// to make output sync, put through flip flop 
reg [WIDTH-1:0] sum_flop; 
always @(posedge clk) begin 
    sum_flop <= sum; 
end 

Это может быть переписано в виде следующего кода, но будет генерировать такое же оборудование.

localparam WIDTH = 64; 
reg [WIDTH-1:0] a; 
reg [WIDTH-1:0] b; 
reg [WIDTH-1:0] sum_flop; 

always @(posedge clk) begin 
    sum_flop <= a + b; 
end