Как передать все аргументы командной строки программе в Makefile?

Question

я могу сделать:

all: 
    $(CC) -DFOO=$(FOO) -DBAR=$(BAR) main.c 

И назвать его:

make FOO=foo BAR=bar 

Но я хочу более общее решение таким образом, что я не придется писать все возможные переменные в вызове компилятора линия. Я знаю, например, что переменная MAKECMDGOALS имеет все цели из командной строки. Есть ли какая-либо переменная MAKECMDVARS, содержащая все переменные из командной строки? Поэтому я мог бы сделать что-то вроде этого:

CONFIGS = $(addprefix -D, $(MAKECMDVARS)) 

all: 
    $(CC) $(CONFIGS) main.c 

Answer 1

По-моему, это плохая идея. Это разобьет понимание того, как делать работы, и это будет означать, что вы не можете использовать переменные переопределения по назначению. Что делать, если вы хотите изменить CC только для одной сборки с использованием make? Или CFLAGS? Или какая-то другая переменная?

Однако, если вы действительно хотите сделать это вы можете: все переменные, назначенные в командной строке помещаются в -*-command-variables-*- переменной:

$ echo 'all: ; @echo variables: $(-*-command-variables-*-)' | make -f- 
variables: 

$ echo 'all: ; @echo variables: $(-*-command-variables-*-)' | make -f- FOO=foo BAR=bar 
variables: BAR=bar FOO=foo