здание .o файл, используя Makefile, разъяснение необходимости

Question

Мой Makefile содержит следующие строки

11 SRC := $(shell echo src/*.cpp) 
12 SRC += $(shell echo $(TEST_ROOT)/*.cpp) 
13 
14 OBJECTS = $(SRC:.cpp=.o) 

22 # [debug] target 
23 $(TARGET): $(OBJECTS) 
24 $(CC) $(OBJECTS) -o $(TARGET) 
25 
26 # [debug] .o 
27 $(OBJECTS): $(SRC) 
28 $(CC) $(CFLAGS) $(DEBUG_FLAGS) -c $(SRC) $(OBJECTS) 

Который не может, потому что ... ну, очевидно, следующий не способ сделать это

g++ -pedantic -Wall -Werror -O0 -g -Wno-format -DUSE_MEASURE -c src/Timer.cpp test/TimerTest.cpp src/Timer.o test/TimerTest.o 

Как должен ли я изменить строку # 28, чтобы произвести .o из всех моих источников, пожалуйста?

Answer 1

Это должно сделать трюк:

$(OBJECTS): %.o : %.cpp 
    $(CC) $(CFLAGS) $(DEBUG_FLAGS) -c $< $@ 

Это правило будет строить один объектный файл, и сделать это будет вызывать один раз для каждого объекта, что другое правило нуждается. Вы можете написать правило, которое будет строить все объектные файлы за один проход, но для этого нет никакого преимущества.

EDIT:

Пусть SRC является src/foo.cpp src/bar.cpp testroot/baz.cpp,
так OBJECTS является src/foo.o src/bar.o testroot/baz.o

Мы могли бы иметь отдельное правило для каждого:

src/foo.o : src/foo.cpp 
    ... 

src/bar.o : src/bar.cpp 
    ... 

testroot/baz.o : testroot/baz.cpp 
    ... 

Но это излишним (так как команды очень похожи) и неудобно (поскольку мы не делаем ant добавлять/удалять правила всякий раз, когда мы добавляем/удаляем цели). Таким образом, мы используем pattern rule:

%.o : %.cpp 
    ... 

Теперь, когда Make хочет построить src/foo.o, он видит, что цель соответствует шаблону %.o, стебель (соответствующий %) является src/foo, и соответствующий PREREQ, src/foo.cpp существует, так он использует это правило.

Но мы имеем переменную OBJECTS, в котором перечислены цели, которые мы хотим построить с этим правилом, так что мы можем ограничить его к static pattern rule, который выглядит примерно так же, но имеет некоторые преимущества, мы не должны попасть в здесь:

$(OBJECTS) : %.o : %.cpp 
    ... 

Теперь для ... часть. Команда сообщает компилятору сканировать prereq (src/foo.cpp) и строить цель (src/foo.o), поэтому мы должны ссылаться на эти вещи в команде. Automatic variables помочь с этим; $@ это имя цели, и $< это имя первого (и в этом случае только) предпосылку:

$(OBJECTS): %.o : %.cpp 
    $(CC) $(CFLAGS) $(DEBUG_FLAGS) -c $< $@