Размер целых чисел в verilog

Question

Книга, которую я передо мной говорит, что целые числа имеют минимальную ширину 32. Ожидаете ли вы, что ширина целого числа будет изменяться от 32 бит до 64 бит, если я запустил инструмент моделирования в 64-битном Режим? Или вы ожидаете, что будете соответствовать между 32 и 64 режимами работы?

Answer 1

1800 LRM указывает, что integer s (а также int) составляют ровно 32 бита. Я считаю, что любой инструмент, поддерживающий Verilog и SystemVerilog, установит размер на 32 бита. В качестве языка описания аппаратных средств результаты должны быть независимыми от реализации инструмента. Самые ранние версии стандарта Verilog не имели этого требования.