Состояние: Логическое состояние многобитного упакованного массиву

Question

конфигурация ниже

reg [3:0] myreg; 

always@(...) begin 
... 
    if(myreg) begin <events> end ... 
end 

Как ссылка на «myreg» в состоянии без ссылки конкретного бита и логические операций между битами в упакованном массиве будет обрабатываться?

Редактировать: Не могли бы вы указать, где описано это поведение? Поскольку эта семантическая структура разрешена, я думаю, там должна быть какая-то документация об этом ... Спасибо!

Редактировать 1: Спасибо за все ваши ответы. Давайте переориентировать на следующих двух точках:

• Почему вы считаете, что логическое значение (myreg) является сокращение OR (не так и, например) - это есть стандартная директива? Давайте отменим здравый смысл и наше чувство «правильного» и «неправильного» - это не те вопросы, на которые мы можем основывать наши выводы в математике/кибернетике.
• это правда, что «это может вести себя по-другому с другим симулятором» - или в реальной жизни? Это меня поражает, потому что (a) я не могу найти документ, в котором говорится, что он ДОЛЖЕН быть сокращением OR, и (b), что Quartus (который я использую) не дает никаких предупреждений или ошибок для синтаксиса выше.

Answer 1

Из этого EDA Playground example VCS 2014.2 интерпретирует:

if (myreg) begin 
    ... 

как уменьшение или битовой myreg т.е.:

if (|myreg == 1'b1) begin 
    ... 

Как Грег нашел соответствующий (SystemVerilog IEEE 1800-2012 стандарт) раздел LRM - Раздел 12.4

она принимает значение ложь (то есть, имеет нулевое значение или значение х или г),

Код поставляется if (myreg) допустима, но учитывая иксы или Заболоцкого будет оценивать ложь, а не распространяющиеся иксы вы можете найти разница между RTL и имитацией уровня ворот, если вы используете неинициализированные регистры, начальные x будут оцениваться как ложные, а не потенциально равны 1 и оценивать значение true.

Answer 2

Да, @Morgan правилен Xillinx ISE и Questasim делает то же самое, когда я синтезирую следующий код.

module aa(input clk, 
      input rst_n, 
      input [4:0] my_reg, 
      output reg chk 
     ); 

always @ (posedge clk or negedge rst_n) 
begin 
    if (!rst_n) begin 
    chk <= 1'bz; 
    end else begin 
    if (my_reg) begin 
     chk <= 1'b1; 
    end 
    else begin 
     chk <= 1'b0; 
    end 
    end 
end 

endmodule 

Вы можете увидеть здесь схематический вид,

Answer 3

Verilog должен вести себя так:

myreg | result | comment 
------|--------|-------- 
0000 | 1'b0 | FALSE - all bit bits are zero 
0010 | 1'b1 | TRUE - at least one bit is one 
001X | 1'b1 | TRUE - at least one bit is one 
000X | 1'bX | FALSE - we don't know whether all bits are zero or not 
         and if interprets 1'bX as FALSE 

Answer 4

if(myreg) так же, как if(myreg != 0) согласно IEEE Std 1800-2012 § 12.4 Условный если-другое заявление

условный оператор (или если-то еще заявление) используется, чтобы сделать решение о том, будет ли выполнено заявление. Формально синтаксис приведен в синтаксисе 12-2.

conditional_statement ::= // from A.6.6 
[ unique_priority ] if ( cond_predicate ) statement_or_null 
{ else if ( cond_predicate ) statement_or_null } 
[ else statement_or_null ] 
unique_priority ::= unique | unique0 | priority 
cond_predicate ::= expression_or_cond_pattern { &&& expression_or_cond_pattern } 
expression_or_cond_pattern ::= expression | cond_pattern 
cond_pattern ::= expression matches pattern

Синтаксис 12-2-Синтаксис если-то еще заявление (отрывок из приложения А)

Если выражение cond_predicate оценивается как истина (то есть, имеет известное значение отличное от нуля), то первое утверждение должны быть выполнены. Если он оценивает значение false (то есть имеет нулевое значение или значение равно x или z), первый оператор не должен выполняться. Если есть инструкция else и выражение cond_predicate является ложным, выполняется инструкция else. Поскольку числовое значение выражения , если проверено на то, что оно равно нулю, возможны некоторые ярлыки. Например, следующие два оператора выразить ту же логику:

if(expression) 
if(expression != 0)

Обратите внимание на РДДЕ проверяет, если выражение является ненулевым значением. Он не ограничивает ширину или даже рассматривает, является ли он подписанным типом. Отрицательные числа будут истинными, только ноль будет ложным.

Синтезаторы могут выполнять бит-мутное сжатие, которое эквивалентно логике по сравнению с нолем.