Контроллер Verilog FSM и датапат

Question

В приведенном ниже коде показан конечный автомат, в котором контроллер представляет собой отдельный модуль данных, чтобы найти GCD двух 4-разрядных чисел. В настоящее время я получаю следующие ошибки, и я не уверен, почему, может быть, из-за некоторого синтаксиса, о котором я сейчас знаю:

ОШИБКА: HDLCompiler: 806 - "D:/Xilinx Stuff/GCD123/Controller.v" Строка 48: Синтаксическая ошибка около ";". ОШИБКА: HDLCompiler: 806 - «D:/Xilinx Stuff/GCD123/Controller.v» Строка 59: Синтаксическая ошибка рядом с «;». ОШИБКА: HDLCompiler: 806 - «D:/Xilinx Stuff/GCD123/Controller.v» Линия 62: Синтаксическая ошибка около «;».

код, где erros встречаются ниже:

module Controller(start,reset,x_sel,y_sel,xlty,xgty,xequaly,clk); 

    input start,clk, reset, xlty, xgty,xequaly; 
    output x_sel,y_sel; 


    // Declare state register 
    reg  [1:0]state; 

    // Declare states 
    parameter S0 = 0, S1 = 1, S2 = 2, S3 = 3, S4 = 4; 


    debounce startd(.clock(clk),.noisy(start),.clean(clean_start)); 

    always @ (posedge clk or posedge reset) begin 
     if (reset) 
      state <= S0; 
     else 
      case (state) 
       S0: 
        if (clean_start) 
         state <= S1; 
        else 
         state <= S0; 
       S1: 
        x_sel <= 0; 
        y_sel <= 0; 
        state <= S2; 
       S2: 
        if (xlty) 
         state <= S3; 
        else if(xgty) 
         state <= S4; 
        else if(xequaly) 
         state <= S5; 
       S3: 
        y_sel <= 1; 
        state <= S2; 
       S4: 
        x_sel <= 1; 
        state <= S2; 
       S5: 
        state <= S0; 

      endcase 
    end 

endmodule 

линии, которые имеют ошибки являются y_sel <= 0; в состоянии S1, state <= S2; в состоянии S4 и state <= S2; в состоянии S3.

Answer 1

Вам нужно начать/конец вокруг последовательных операторов:

module Controller(start,reset,x_sel,y_sel,xlty,xgty,xequaly,clk); 
input start,clk, reset, xlty, xgty,xequaly; 
output x_sel,y_sel; 


// Declare state register 
reg  [1:0]state; 

// Declare states 
parameter S0 = 0, S1 = 1, S2 = 2, S3 = 3, S4 = 4; 


debounce startd(.clock(clk),.noisy(start),.clean(clean_start)); 

always @ (posedge clk or posedge reset) begin 
    if (reset) 
     state <= S0; 
    else 
     case (state) 
      S0: 
       if (clean_start) 
        state <= S1; 
       else 
        state <= S0; 
      S1: 
       begin 
       x_sel <= 0; 
       y_sel <= 0; 
       state <= S2; 
       end 
      S2: 
       if (xlty) 
        state <= S3; 
       else if(xgty) 
        state <= S4; 
       else if(xequaly) 
        state <= S5; 
      S3: 
       begin 
       y_sel <= 1; 
       state <= S2; 
       end 
      S4: 
       begin 
       x_sel <= 1; 
       state <= S2; 
       end 
      S5: 
       state <= S0; 

     endcase 
end 

endmodule